琼中泡沫板专用胶厂 心智观察所: 黄仁勋到底有没有误读“韬定律”?

[文观察者网心智观察所]琼中泡沫板专用胶厂

场围绕华为“韬（τ）定律”的争论，迅速从半体圈蔓延到中文互联网。

事情本不复杂。不久前，华为在IEEEISCAS2026会议上正式发布“TauScalingLaw（韬定律）”以及核心技术“LogicFolding（逻辑折叠）”。在华为的定义里，这是种区别于传统摩尔定律的新型芯片演进路径：未来芯片能提升的关键，不再只是不断缩小晶体管，而是压缩芯片内部的“时间常数τ”，即信号在芯片内部传播所需要的时间。

随后，NVIDIACEO黄仁勋在台北电脑展前夕接受采访时评价称，这对华为而言是个重大突破，但对台积电并不构成真正威胁，因为类似的3D堆叠、混键和封装技术，全球先厂商已经探索了很多年。

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这段表态很快引发争议。部分观点认为，黄仁勋“误读”了华为技术，因为LogicFolding并不等同于传统封装，它不是简单的“芯片堆叠”，而是层、细粒度的芯片内部三维逻辑重构。甚至有人认为，黄仁勋是在故意淡化华为突破的意义。

但如果把视角拉回整个半体产业的发展脉络，会发现，真正的问题并不在于黄仁勋“懂不懂”技术，而在于：后摩尔时代，芯片行业究竟会沿着什么向继续演进。而在这个问题上，华为、台积电、英特尔、三星，其实正在逐渐走向同个大向。

过去几十年，半体产业核心的增长逻辑，是摩尔定律。通过不断缩小晶体管尺寸，在同样面积上塞入多晶体管，从90nm、28nm、7nm路走到今天的3nm，本质上都是“几何缩微”。但进入5nm之后，产业已经越来越明显感受到传统缩放路线的困难。面，晶体管尺寸正在逼近物理限，继续缩小会遭遇漏电流增加、功耗密度上升以及制造复杂度急剧提等问题；另面，现实的问题是，制程成本正在指数上升。如今节点的研发投入已经达到数百亿美元量，而EUV光刻机单台价格也达到数亿美元，整个行业都在承受越来越的资本压力。

关键的是，即使晶体管还能继续缩小，芯片能提升也开始遭遇另个瓶颈：互连延迟。

这是普通消费者很少注意，但半体行业内部已经讨论多年的问题。今天的大型AI芯片，真正拖慢能的，很多时候已经不是晶体管本身，而是数据在芯片内部“跑得太远”。随着晶体管数量暴增，芯片内部连线越来越复杂，线长度增加后，RC寄生应也会迅速上升。所谓RC延迟，本质上是互连电阻与寄生电容共同带来的信号传播迟滞。对于现代能芯片而言，互连延迟已经占据整体时序瓶颈中的越来越比例。

因此，整个行业过去十多年都在思考同个问题：如果继续缩小晶体管越来越困难，那么能不能换种思路，缩短数据传播路径？

这其实就是华为“韬定律”的核心逻辑。

华为提出，不再单纯追求晶体管尺寸缩小，而是通过压缩信号传播时间常数τ来提升整体能。简单理解，就是尽可能让数据“少跑点路”。这背后真正引发行业关注的，并不是“τ定律”这个名字，而是其具体实现式——LogicFolding。

过去传统芯片设计，本质上是二维平面结构。逻辑门、电路单元、缓存、SRAM等，都在硅片表面横向排列。随着规模越来越大，芯片内部关键路径不断拉长，信号需要在长距离上传播。而LogicFolding试图做的事情，是把这些原本平铺的逻辑结构进行三维化重构。

可以把它理解为，传统芯片像是座不断向外扩张的平面城市，而LogicFolding则试图把城市“立体化”。原本横向传播几十微米的数据路径，未来可能只需要通过垂直互连直接上下通信。华为公开的信息显示，LogicFolding使用了混键（HybridBonding）技术，通过密度铜-铜互连，将不同层的逻辑结构直接连接，从而显著降低互连长度、减少RC寄生延迟，并提升有晶体管密度与能。

按照华为披露的数据，款采用该架构的“麒麟2026”芯片，晶体管密度可提升约53.5，达到约238MTr/mm²，接近早期3nm工艺区间，同时部分能核心能提升约41。华为还提出，到2031年，其目标是实现“1.4nm等密度”。

这里有个非常重要、但很多报道容易混淆的概念：所谓“1.4nm等密度”，并不意味着已经拥有真正的1.4nm制造工艺。它多是通过三维集成、逻辑重构、空间利用率提升，实现接近制程的晶体管密度果，而不是在传统制程意义上真正进入1.4nm节点。这两者之间有本质区别。真正的工艺，仍然涉及EUV光刻、材料体系、晶圆工艺、良率控制等完整产业链能力。

那么，为什么部分人会认为黄仁勋“误读”了华为技术？

核心原因在于，黄仁勋把LogicFolding与传统3D封装、芯片堆叠放在同个技术框架里讨论，而不少技术圈人士认为，两者并不是个层。

传统封装，例如台积电CoWoS、SoIC，英特尔Foveros，本质上主要是die堆叠，也就是把多个完整芯片垂直集成，例如GPU与HBM之间的带宽互连。而华为强调的LogicFolding，则像是逻辑单元别的细粒度三维重构。它不是“芯片和芯片之间”的连接，而是试图入到芯片内部逻辑结构本身。

从这个角度看，双确实存在差异。华为甚至特别强调“Folding不是Stacking”，试图与传统封装做区分。

但问题在于，这是否意味着黄仁勋真的“看错”了？

答案恐怕并不是琼中泡沫板专用胶厂。

因为如果从全球半体技术演进路线来看，华为的向其实并非孤立存在，而是整个行业过去十多年共同进的条大趋势。

如果进步细究，会发现TSMC、Intel、Samsung、Imec等企业或机构，实际上已经围绕“后摩尔时代如何继续提升密度和能”建立了整套系统的3D技术路线。只不过，这些路线分布在不同层：有的是die/chiplet堆叠，有的是晶体管垂直化，还有些则试图直接在单块硅片内部构建真正的三维逻辑结构。

而华为的LogicFolding，本质上正处于这些技术路径的交叉地带。

早成熟的是die/chiplet3D集成，也就是今天市场已经广泛商业化的封装路线。

Intel的Foveros和TSMC的SoIC，是目前具代表的两条路线。

以IntelFoveros为例，它初的思路其实非常直接：既然单块芯片越来越难制造，那么就把不同拆成多个tile，再通过三维堆叠重新组。MeteorLake已经采用了这思路，万能胶厂家把computetile、GPUtile、SoCtile等分离后再整。真正重要的变化，则发生在FoverosDirect阶段。Intel开始从传统微凸点（micro-bump）逐步转向Cu-CuHybridBonding，也就是铜-铜混键。这样做的意义非常大，因为传统bump间距通常在几十微米量，而hybridbonding已经进入10μm以下范围，互连密度出现数量提升。

这意味着芯片之间的连接，开始越来越接近“片上互连”的果。过去die之间通信像“跨城速”，现在逐渐变成“同城区道路”。数据搬运距离、功耗、延迟都会明显下降。Intel后续的ClearwaterForestXeon，则进步把Foveros、RibbonFET、PowerVia（背面供电）组在起，本质上已经不再是单纯封装，而是架构、供电、晶体管和3D互连的整体协同。

TSMC的SoIC路线，则是另种成熟的工业化案。

SoIC的核心同样是HybridBonding，但它比Intel强调生产成熟度与生态兼容。过去几年，SoIC的bondingpitch已经从约9μm逐步进到6μm，并计划继续向小间距演进。它支持face-to-face的logic-on-logic堆叠，也支持memory-on-logic结构。AMD的3DV-Cache，本质上就是SoIC的经典案例：通过把SRAM直接堆叠在CPU之上，大幅增加缓存容量，同时尽量降低延迟与功耗。

为什么SoIC在行业里意义巨大？因为它次让“3Dscaling”真正进入量产主流。过去摩尔定律时代，能提升主要依赖transistorscaling；现在，TSMC已经明确把CoWoS+SoIC视为未来几年核心的scaling工具之。某种意义上，封装已经从“辅助技术”升为“主工艺路线”。

也正因为如此，黄仁勋才会认为华为的向，与台积电长期路线存在度连续。

不过，LogicFolding与SoIC、Foveros又确实存在重要区别。

Foveros、SoIC，本质上仍然主要属于die/chiplet别的3D集成。它们解决的是“芯片与芯片之间”的连接问题。而华为强调的，则是进步向芯片内部进，把3D重构入到标准单元、逻辑门甚至关键路径层面。

这时候，就须谈到另条接近华为的技术路线：Monolithic3D。

Monolithic3D，也叫单片3D集成，它与传统堆叠大的不同，在于它不是把已经制造完成的die再堆起来，而是直接在同块硅片上顺序制造多层活跃器件。

简单说，传统3D封装像“楼房组装”，而Monolithic3D像“原地盖楼”。

它大的优势，是可以实现密度的垂直互连。由于上下层器件直接在同晶圆内部形成，互连距离远小于TSV或micro-bump，延迟和功耗理论上都会进步下降。

这向其实已经研究很多年。Imec、Stanford、MIT、Samsung等机构都有大量原型研究。例如SkyWater与Stanford/MIT作的向，尝试把碳纳米管FET与RRAM直接堆叠在CMOS之上，用于AI理架构研究。些实验结果显示，在特定场景下，这类架构具备显著提升能与吞吐量的潜力。

Intel也长期把Monolithic3D视为未来sub-2nm时代的重要向之。因为继续缩小晶体管的边际收益越来越低，只有进步缩短互连距离，才能继续提升系统率。

但Monolithic3D到今天仍未真正大规模商用，原因也很现实。

大难点是热。

由于上层晶体管须在已经存在的底层器件上继续制造，工艺温度受到严格限制。温会损伤下层结构，因此很多传统能工艺法直接使用。此外，多层活跃器件叠加后，散热与应力管理也会变得其复杂。

从某种程度上说，华为的LogicFolding，像是“设计驱动的细粒度3D化”。它没有进入真正意义上的sequentialtransistorfabrication（顺序式晶体管制造，是接下来要说的CFET的种3D堆叠制造案，不同于单片式），而是利用封装与密度互连，在设计层面实现类似果。

也就是说，华为并没有跳出主流技术体系，而是在现有工艺受限条件下，把“细粒度3D化”进得激进。

再往下层，则是今天全球半体公司都在押注的CFET。

如果说SoIC、Foveros还是“芯片立体化”，Monolithic3D是“晶圆立体化”，那么CFET已经进入“晶体管立体化”。

它的核心思想，是把原本横向排列的NMOS与PMOS晶体管，改成上下堆叠。

传统CMOS结构里，nFET与pFET是并排放置的；而CFET则把它们垂直叠在同个footprint内，从而显著提升密度，并减少局部互连长度。

这向，被很多业内人士视为GAA（Gate-All-Around）之后真正意义上的下代晶体管架构。

TSMC已展示过基于CFET结构的测试电路与SRAM相关原型，Samsung与IBM也提出了MonolithicStackedFET等结构，用于缓解宽比与制造复杂度问题。Intel当前的RibbonFET，则被视为未来向CFET演进的重要基础。

值得注意的是，CFET与华为LogicFolding之间，其实并不是竞争关系，而是可能互补。

因为LogicFolding偏向逻辑结构与路径重构，而CFET则属于底层的晶体管实现式。未来理论上可能出现“CFET+LogicFolding”结的体系。

从整个产业视角看，今天全球头部半体公司的技术路线，其实已经越来越清晰。

TSMC的优势在于“全体系先”：制程、封装、混键、CFET原型同时进，并且SoIC已经形成成熟商业生态。Intel则试图通过Foveros+RibbonFET+PowerVia建立新的系统闭环，在数据中心市场重新争夺主动权。Samsung、Imec等则在激进的前沿结构上持续投入。

而所有这些路线，背后都指向同个趋势：未来芯片行业不再只是二维制程缩放，而是晶体管、互连、封装、架构、EDA、系统协同共同组成的“3D系统工程”。

HybridBonding之所以被反复提及，也正因为它已经成为这个时代关键的底层使能技术之。

因此，黄仁勋所谓“行业早就在做类似向”，非句轻描淡写的辞令，其实有明确技术背景支撑。

华为真正特殊的地，在于它是在受限制程条件下，把这些原本主要服务于制程的3D思路，“内化”进了自身架构体系。换句话说，TSMC、Intel多是在“制程基础上继续向3D延伸”；而华为则是在“制程受限情况下，用3D化弥补制程差距”。

这也是为什么，LogicFolding会显得格外激进。

因为它不仅是封装技术，像是种“压力环境下的系统优化路线”。

但与此同时，它也依然需要面对整个行业共同面对的问题：良率、散热、EDA复杂度、应力管理、成本，以及真正大规模量产后的稳定。

所以，以今天的视角看，理的说法应该是：

华为没有创造条全新范式，但在全球已经形成的后摩尔技术浪潮中，把“细粒度3D重构”进到了个具战略意味的位置。

未来真正的竞争，也很可能不是哪种路线取代另种，多条3D路径将会长期并存、互相融。

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